Einfach mal Cachechk laufen lassen und da sieht man direkt an den Zeiten, wieviel der L2 bringt. (Ich nenne es mal L2, obwohl es hier genau genommen L1 ist.) Als Beispiel mal mein schnelles ALI chipset 386er Board, was 16 MB mit dem L2 abdeckt:
Man erkennt 40 µs/kB bei Cache Hit zu 54 µs/kB bei Cache Miss und ab 16 MB 46 µs/kB für den uncached Bereich.
Wenn ich den Cache also abschalte, habe ich immer 46 µS/kB.
Für aktivierten L2 bedeutet das, ich brauche mehr als 60% Cache Hits, um im Mittel schneller zu sein gegenüber deaktiviertem L2. Für das Optimum von 100% Cache Hits, wäre es dann 15% schneller als deaktivierter Cache.
Man sieht also deutlich, dass der Gewinn bei schnellen RAM Timings eher gering ist und es sogar sein kann, dass es durch aktivierten Cache langsamer wird.
Der 386er war am Anfang (1987) absolutes High End und privat konnte man sich diese CPU zu der Zeit gar nicht leisten. z.B. die IBM Model 80 Systeme wurden als High End Business Server verkauft für $10.000+. Dazu kam noch, dass die ersten 386er einen Bug haben konnten, wo die CPU im Protected Mode instabil war. Das war natuerlich ungluecklich, weil das gerade eines DER neuen Features der CPU war. Deshalb wurde ein extra Test auf den Bug eingefuehrt und die funktionierenden CPUs hatten dann eine Doppel Sigma Markierung. Da die Herstellung so teuer war, wurden auch die verbuggten 386er noch verkauft mit einer "16 bit s/w only" Markierung.
ftp://78.46.141.148/pictures/386CPU_for ... 86_top.jpg
Weiterhin kam die versprochene 80387 FPU auch deutlich verspaetet. Daher sieht man manchmal bei fruehen 386er Mainboards einen 80287 Sockel.
Spaeter wurde der SX als Low End eingefuehrt, womit man einen 386er auf vorhandene 286er Technik bauen konnte. Für privat war das jedoch eher so zu verstehen, dass man sich jetzt als Privatmensch statt eines 286ers einen 386SX leisten konnte und der DX immer noch sehr viel teurer war.
Das lag hauptsaechlich daran, dass ein 32 bittiges DX Mainboard sehr komplex war:
http://mail.lipsia.de/~enigma/neu/pics/ ... d_386a.jpg
Cache Unterstuetzung kam erst mit dem 82385, wie Fabian schon schrieb:
http://mail.lipsia.de/~enigma/neu/pics/mb_chips_386.jpg
Dass der Chip gesockelt auf dem Board ist, ist kein Zufall. Cache support war teuer und bei mehr CPU Takt muss auch der Cache Controller getauscht werden.
Aber nochmal zum 486er:
Natuerlich gibt der L1-Cache einen deutlichen Performance Schub, aber das ist nur ein kleinerer Anteil. Betrachtet man die Opcode Ausfuehrungszeiten pro Takt im Vergleich zwischen 386 und 486 sieht man auch einen deutlichen Fortschritt:
Taktbedarf L1 Cache Hit/Miss:
MOV Reg,Mem
386: 4
486: 1/+2
Jcc (bedingter Sprung, Sprung ausgefuehrt)
386: 7
486: 3
CMP Reg,Mem
386: 6
486: 2/+2
INC Reg
386: 2
486: 1
usw.
@Matze:
Fuer den Ti486DLC nutze ich das CfgCyrix Tool von Tom Warrens. Das setzt im Prinzip die CPU Konfigurationsbits, was auch das BIOS des MX Boards macht. Inwiefern damit trotzdem noch Unterschiede bezueglich dem BARB/FLUSH Pin Handlings zwischen dem MX und SIS chipset existieren, weiss ich nicht. Ich kann Dir aber gerne Benchmarkresultate liefern, wie der 486DLC auf dem SIS laeuft.