Leistungsplus durch schnelle 80286

[Jackintosh]

Also wie bei Intel, wo sie beim 486 nicht in der Lage waren, stabile Systeme mit FSB50 (oder gar FSB66) zu bauen, und deshalb der DX2 mit internem Taktverdoppler auf den Markt kam (..)

Aber 486DX50 Systeme (und die Taktverdoppler DX2/50) gab es doch käuflich zu erwerben?

Mit dem Schaltplan bin ich fast durch. Bei den 74F521 ist mir ein Punkt aber nicht klar: ist der Ausgang /P=Q ein PushPull oder OpenCollector?
In der Wahrheitstabelle steht bei /P=Q entweder L oder H, nie Z. Allerdings gibt es einen /OE Pin, den ich bei OC erwarte, nicht aber bei PP und von tristate lese ich nichts.

[mkarcher]

Also wie bei Intel, wo sie beim 486 nicht in der Lage waren, stabile Systeme mit FSB50 (oder gar FSB66) zu bauen, und deshalb der DX2 mit internem Taktverdoppler auf den Markt kam (..)

Aber 486DX50 Systeme (und die Taktverdoppler DX2/50) gab es doch käuflich zu erwerben?

Der DX50 war zumindest für Consumer-PCs nur sehr kurz am Markt erhältlich. In 486-Systemen möchte man die Grafikkarte nicht am 16-Bit-ISA-Bus haben. 32-Bit-EISA-Bus hatten Consumer-Boards nicht, also bleibt einem am Ende für die Grafikkarte nur eine Local-Bus-Variante. Den Local Bus mit 50MHz auf eine Karte zu führen war "sehr sportlich", und zum Beispiel VESA hat wohl normiert, dass bei 50MHz nur noch on-board-Devices gestattet sind.

Mit der Verfügbarkeit des DX2/66 ist der DX/50 mehr oder weniger vom Markt verschwunden, und die Stabilität der Systeme war bei größtenteils gleicher Performance höher. Beim Performance-Vergleich muss man berücksichtigen, dass zumindest mit Dual-Bank-Cache alle vernünftigen 486-Chipsätze den 2-1-1-1-Burst bei 33MHz spezifiziert unterstützt haben, wogegen bei FSB50 auf 3-2-2-2 zurückgegangen werden musste. (Diese Bursts konnten sowieso nur mit L2-Hits gefahren werden).

In der Tat hast Du recht, dass es bei den 486ern nicht wie im 16-MHz-Atari war, dass Chips speziell für einen Großkunden mit schwächerer Spezifikation geliefert wurden, aber das war nicht die Parallele, die ich ziehen wollte. Mir ging es hier bei dem Vergleich darum, dass Atari statt das Board mit 32MHz laufen zu lassen einen Taktverdoppler für den Prozessor (zunächst als "Ding, was man in den Prozessorsockel stecken kann") realisiert hat, genauso wie 50-MHz-486 nach der kurzen 50-MHz-Experimentierphase auch generell mit 25MHz auf dem Board betrieben wurden.

Mit dem Schaltplan bin ich fast durch. Bei den 74F521 ist mir ein Punkt aber nicht klar: ist der Ausgang /P=Q ein PushPull oder OpenCollector?
In der Wahrheitstabelle steht bei /P=Q entweder L oder H, nie Z. Allerdings gibt es einen /OE Pin, den ich bei OC erwarte, nicht aber bei PP und von tristate lese ich nichts.

Das Fairchild-Datenblatt, was ich gerade mit Google gefunden habe, nennt keinen der Pins /OE, aber vermutlich meinst Du Pin 1. Der ist zum Verketten mehrerer '521 da, und maskiert den Ausgang. Pin 19 kann nur low sein, wenn die 8-Bit-Werte übereinstimmen und Pin 1 ebenfalls low ist. Wenn Dir ein 8-Bit-Vergleich reicht, ziehe Pin 1 auf Masse. Pin 19 ist push-pull.

[Jackintosh]

Den Local Bus mit 50MHz auf eine Karte zu führen war "sehr sportlich", und zum Beispiel VESA hat wohl normiert, dass bei 50MHz nur noch on-board-Devices gestattet sind.

Ja, VLB wurde wohl etwas mit heißer Nadel gestrickt. In einem PCI Board hätte man diesen bei beiden 50MHz i486 vermutlich "nur" mit 25MHz gefahren, aber besser als ein instabiles System.

Das Fairchild-Datenblatt, was ich gerade mit Google gefunden habe, nennt keinen der Pins /OE, aber vermutlich meinst Du Pin 1. Der ist zum Verketten mehrerer '521 da, und maskiert den Ausgang. Pin 19 kann nur low sein, wenn die 8-Bit-Werte übereinstimmen und Pin 1 ebenfalls low ist. Wenn Dir ein 8-Bit-Vergleich reicht, ziehe Pin 1 auf Masse. Pin 19 ist push-pull.

Im TI Datenblatt wird Pin 1 /OE genannt. Ich muss 14Bit vergleichen und nehme daher zwei '521 und führe beide /P=Q-Ergebnispins aufs CPLD. Wenn ich kaskadiere kostet mich das u.U. zu viel Zeit.
Ich muss den SDRAM Takt von 5V Pegel auf 3.3V Pegel herunterbekommen. Spannungsteiler ist hier vermutlich der falsche Ansatz. Meine Idee wäre ein 74LVC1G34: https://www.diodes.com/assets/Datasheets/74LVC1G34.pdf
Bei -40°C..+85°C hat der eine typische tPD von 2ns, läuft mit 3.3V und der Eingang ist 5V-tolerant.
Hast Du eine andere Idee?

Ich habe noch ein 16MBit NOR-Flash für das OS vorgesehen. Sogar in 5V und 55ns. Wenn ich /CE auf GND festnagel, liegt tOE bei lediglich 20ns.
Der ICS501 erlaubt einen Multiplikator von 6.25. Bei 8MHz bin ich somit bei exakt 50MHz. Ich bin sowas von gespannt, ob ich die Chause ans laufen bekomme...

[mkarcher]

Den Local Bus mit 50MHz auf eine Karte zu führen war "sehr sportlich", und zum Beispiel VESA hat wohl normiert, dass bei 50MHz nur noch on-board-Devices gestattet sind.

Ja, VLB wurde wohl etwas mit heißer Nadel gestrickt. In einem PCI Board hätte man diesen bei beiden 50MHz i486 vermutlich "nur" mit 25MHz gefahren, aber besser als ein instabiles System.

VLB ist schon die zweite Generation "local bus"-Slots für 486-Boards. Gigabyte, Opti, ECS hatten jeweils eigene Local-Bus-Varianten, vor allem für Grafikkarten, und bei VL haben sie dann probiert, den einen allumfassenden Standard zu machen. Prinzipiell sind auf dem VL sogar Signale für Burst und Caching drauf (der 486 burstet meines Wissens nur cache-bare Zyklen), und VL erlaubt auch Bus-Mastering. Das Problem mit den 50 MHz liegt einfach daran, dass das Konzept aller 486-local-Bus-Varianten ist, dass man (möglicherweise bis auf 74F244 und 74F245) die Karten direkt am FSB hängen hat, ohne dass dort irgendeine Art von Glue Logic drauf sein muss. Daher ist die 25-MHz-Variante nicht "mal eben" machbar. In der Tat haben spätere PCI-fähige 486-Boards alle die Möglichkeit, den PCI-Bus auf halbem FSB-Takt laufen zu lassen. Bei 50 MHz wird das generell vorgeschrieben, bei 40 MHz schlagen einige Hersteller die Konfiguration mit PCI@40 vor.

Pin 1. Der ist zum Verketten mehrerer '521 da, und maskiert den Ausgang.

Im TI Datenblatt wird Pin 1 /OE genannt. Ich muss 14Bit vergleichen und nehme daher zwei '521 und führe beide /P=Q-Ergebnispins aufs CPLD. Wenn ich kaskadiere kostet mich das u.U. zu viel Zeit.

Oh ja, das sind ja 6ns typ, 9ns max bei Raumtemperatur. Im Computergehäuse ist es häufig etwas wärmer, also musst Du schon mit sowas wie 7ns rechnen. Das kann weh tun. Solange das im CPLD noch auf einen Product Term passt, bist Du mit zwei getrennten /P=Q-Eingangspins definitiv besser dran.

Ich muss den SDRAM Takt von 5V Pegel auf 3.3V Pegel herunterbekommen. Spannungsteiler ist hier vermutlich der falsche Ansatz. Meine Idee wäre ein 74LVC1G34: https://www.diodes.com/assets/Datasheets/74LVC1G34.pdf
Bei -40°C..+85°C hat der eine typische tPD von 2ns, läuft mit 3.3V und der Eingang ist 5V-tolerant.
Hast Du eine andere Idee?

In der Tat: Ein Spannungsteiler über Widerstände ist definitiv der falsche Ansatz, da das SDRAM eine Eingangskapazität hat, die zusammen mit der Teilerimpedanz einen Tiefpass bildet. Wenn Du ganz bestimmte SDRAM-Chips oder -Module fest verlötest, könntest Du deren Kapazität auf dem Takteingang bestimmen, und einen passenden Kondensator in Serie schalten, um auf 3.3V runterzukommen. Das DC-Biasing des Kondensators kann man dabei wohl den ESD-Schutzdioden im RAM-Chip überlassen. Solltest Du aber unabhängig von der Kapazität sein wollen, ist in der Tat ein schneller Treiber wie der von Dir verlinkte Chip zuverlässige Lösung.

Der ICS501 erlaubt einen Multiplikator von 6.25. Bei 8MHz bin ich somit bei exakt 50MHz. Ich bin sowas von gespannt, ob ich die Chause ans laufen bekomme...

Ich wünsche Dir auf jeden Fall viel Erfolg dabei.

[Jackintosh]

Gigabyte, Opti, ECS hatten jeweils eigene Local-Bus-Varianten, vor allem für Grafikkarten, und bei VL haben sie dann probiert, den einen allumfassenden Standard zu machen.

Ich nehme an, daß dann auch nur eine ECS Grafikkarte zu so einem ECS-LocalBus Slot passte, dito Gigabyte etc.
Zu VLB gibt es leider recht wenig im I-Net an Doku. Konnte bis jetzt nur ein PDF finden, das einigermaßen gut das ganze beschreibt.

Das Problem mit den 50 MHz liegt einfach daran, dass das Konzept aller 486-local-Bus-Varianten ist, dass man (möglicherweise bis auf 74F244 und 74F245) die Karten direkt am FSB hängen hat, ohne dass dort irgendeine Art von Glue Logic drauf sein muss.

Unter Glue Logic verstehe ich die Auskodierung von Adressbereichen und /CS Generierung.
Oder meinst Du, dass ein "richtiger" VLB Controller auf dem Mainboard fehlt, der eine Arbitrierung durchführt? Und die CPU Signale daher einfach nur durchgereicht werden?

Ich wünsche Dir auf jeden Fall viel Erfolg dabei.

Werde ich sicher gut gebrauchen können. Danke für Deine Hilfe!
Bis auf ein CPLD Projekt habe ich alle ans Rennen bekommen und das eine läuft teilweise:
es ist ein Erweiterungsboard ebenfalls für den 68K Sockel mit FlashROM, 2x IDE und einem PS/2 SIMM Sockel. Ich konnte den Betrieb mit 4MB und 8MB SIMMs problemlos bewerkstelligen. Aber der Betrieb mit allen 16MB SIMMs, die ich hier liegen habe, hatte ab und an I/O Fehler. Die SIMMs selber waren aber i.O. Mich wunderte, dass es die 16MB-Einstellung war, da die sich von den 4MB SIMMs prinzipiell nur durch einen weiteren Adresspin unterscheiden. Bei den 8MB hätte ich eher auf ein Problem getippt und dann in der Ansteuerung des zweiten Ranks vermutet. Auf einem anderen Erweiterungsboard - für 1040STFM Tastaturrechner - hingegen liefen alle drei SIMM Varianten. Als ich die 16MB SDRAM Lösung am Laufen hatte, habe ich die Fehlersuche eingestellt. PS/2 SIMM Sockel kriegt man kaum noch, die Preise für ein 16MB SIMM übersteigen inzwischen auch den Preis für ein 16MB SDRAM mit CL2 deutlich und mein CL2-Ansatz reicht ja bei einer 8MHz CPU. Da lohnen sich die teureren CL1 nicht.

[mkarcher]

Das Problem mit den 50 MHz liegt einfach daran, dass das Konzept aller 486-local-Bus-Varianten ist, dass man (möglicherweise bis auf 74F244 und 74F245) die Karten direkt am FSB hängen hat, ohne dass dort irgendeine Art von Glue Logic drauf sein muss.

Unter Glue Logic verstehe ich die Auskodierung von Adressbereichen und /CS Generierung.
Oder meinst Du, dass ein "richtiger" VLB Controller auf dem Mainboard fehlt, der eine Arbitrierung durchführt? Und die CPU Signale daher einfach nur durchgereicht werden?
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Arbitrierung findet in der Tat statt: Ein VL-Karte muss einen Zyklus mittels "/LDEV" vom Mainboard übernehmen, und dann irgendwann mittels /LRDY abschließen. /LRDY ist so spezifiziert, dass es direkt auf den RDY-Pin des 486 geklemmt werden kann, ist also ein tri-state-Ausgang. Jeder VL-Slot hat seine eigene LDEV-Leitung, das wird im Chipsatz verknüpft. Mastering braucht einen Arbitrator mit State-Machine, der in frühen VL-Boards mittels PAL(s) implementiert wurde. Es findet aber keine Protokoll-Übersetzung statt (wie zum Beispiel bei einer PCI-Host-Bridge). Insbesondere masterfähige VL-Boards haben in der Regel einfach CPU, Chipsatz und VL-Slots durchverbunden.

Die klarste Doku dazu, wie VL (im Slave-Betrieb) funktionieren soll, habe ich in Datenblättern zu Grafikchips gefunden.