Also wie bei Intel, wo sie beim 486 nicht in der Lage waren, stabile Systeme mit FSB50 (oder gar FSB66) zu bauen, und deshalb der DX2 mit internem Taktverdoppler auf den Markt kam (..) Aber 486DX50 Systeme (und die Taktverdoppler DX2/50) gab es doch käuflich zu erwerben? Mit dem Schaltplan bin ich ...

Kurz gesagt: Mit 5V sehe ich mehr Übertakterluft als mit 3.3V, insbesondere wenn der Prozessor für den Betrieb mit 5V spezifiziert ist. Kein Thema: dann kommt er in die 5V Domain. Als Intel den Pentium MMX 233 auf den Markt gebracht hat, musst AMD nachziehen, und hat "durch den Hersteller legi...

Geht es Dir jetzt um den Prozessortakt, der das limitiert? Genau, ich weiss ja nicht wieviele SEC Exemplare die in der Amigaszene damals getestet haben, bis sie einen fanden, der mit 64MHz getaktet werden konnte. Auf jeden Fall ziehe ich den SEC in die 3.3V "Domain", da er bei 3.3V Versor...

Ich habe mal kurz ein Timingdiagramm für "Read und Bank activated" erstellt für 32MHz und den CL1 Ansatz. Sieht gut aus. Ich muß lediglich die Takte tauschen, d.h. CPUCLK = SDRAMCLK und CPLD erhält den inversen Takt. Dann sollte es klappen. 68000 Read Cycle SDRAM 1xBCLK CL1 BankActivated I...

Du kannst auch mal durchrechnen, was mit 50MHz CPU-Takt und 50MHz SDRAM-Takt machbar ist, wenn Du SDRAM hast, was CL1 bei 50MHz mitmacht. Da so etwas wie die Row Activation Time am Ende auch an Nanosekunden und nicht an der Taktanzahl hängt, sollte die Anzahl Takte für ACTIVATE auch erträglich nied...

Die RTC wurde aufgefräst, die interne Zelle entfernt und mit einem CR2032 Sockel versehen. Willst Du da keine vernünftige Lösung? Ein HX-Board wäre es doch wert. Sowas z.B.: https://github.com/necroware/nwX287 Für einen Homecomputer hatte ich mal so 2016 eine PCB entworfen mit einem Dallas 12885, 3...

Ah, das hatte ich falsch verstanden. Ich dachte, es ginge darum, einen (SD)RAM-Controller ins CPLD zu packen, der mit einem auf 50 bis 60 MHz übertakteten 68SEC000 klarkommt. Nein, hast Du nicht. Exakt darum geht es. Wobei ich wohl nicht mehr als 40MHz CPU Takt (80MHz SDRAM) rausquetschen kann und ...

Was für ein CPLD hast Du denn? Xilinx XC95144XL Ich habe mal mit dem ATF1504 und der ATMEL-Sprache CUPL rumgespielt. Die Toolchain ist irgendwie eigenwillig, scheint Bugs zu haben, aber im typischen 90er-Manier: Man lernt damit umzugehen und die Bugs zu umschiffen, dann kommt man mit dem Kram eigen...

So, inzwischen habe ich es geschnallt, was falsch läuft. Die AND/OR Struktur des CPLD ist einfach ungeeignet für Vergleiche von Vektoren, die beide zur Laufzeit variabel sind. Hierfür müssen XORs her. Also sehe ich mal in Zukunft 573/521 vor. Dann habe ich mir angeschaut, ob der Burstmode des SDRAMs...

Ich vermute, dass Dir die Kapazität nicht reicht(..) Meinst Du Treiberkapazitäten des CPLD, Ressourcenverbrauch im CPLD oder meine geistigen Kapazitäten? An letzterem arbeite ich ja gerade. 8-) Ich will ja nicht den Prozessor nachbauen, sondern die Unterschiede zwischen 68SEC000 und 68000 im CPLD e...

Du musst dann aber schauen, dass Du Page Misses im CPLD erkennst und behandelst (mit entsprechend Wait States). Ist schon klar, daß ich meine FSM dann umstellen muß. Der Teil der Adresse, die ich bei BankActivate ans SDRAM schicke, muß gleich bleiben, um in derselben Page zu liegen. Aber da jetzt h...

Beim Lesen kannst Du das zweite Wort ja einfach ignorieren. Das "Burst Terminate"-Kommando hast Du ja immer noch, für den Fall, dass Du eine Burst Length oberhalt von zwei definiert hast. Beim Schreiben kannst Du mit DM den zweiten Schreibzugriff maskieren. Damit bekommst Du "fake-si...

mkarcher hat geschrieben: ↑Di 8. Nov 2022, 22:30 Der Page Mode vom RAM schreibt keinerlei Reihenfolge vor. Du musst bei jedem CAS-Zyklus eine komplett neue Column Number übergeben, so dass Du jede Reihenfolge abarbeiten kann.

Hab es nochmal nachgelesen: ich habe PageMode mit NibbleMode verwechselt.

Der Page Mode vom RAM schreibt keinerlei Reihenfolge vor. Du musst bei jedem CAS-Zyklus eine komplett neue Column Number übergeben, so dass Du jede Reihenfolge abarbeiten kann. Es gibt keine Anordnung, wie PageMode das liefert . Dann hab ich das damals wohl so hineininterpretiert und meine Annahme ...

Wenn der 286-Chipsatz einen 4-Worte ReadCache besitzt, dann macht PageMode RAM natürlich Sinn. Ich habe mal einen DRAM Controller geschrieben und in ein CPLD für Atari TT (68030/32bit RAM) gepackt und der Controller unterstützt auch den ReadBurst des 030. Hat aber nicht so viel gebracht (ca. 20% wen...